`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: Abu liu
// 
// Create Date: 2020/05/19 22:40:03
// Design Name: top_fpga
// Module Name: top_fpga_tb
// Project Name: 
// Target Devices: xc7z020
// Target Board: zedboard
// Tool Versions: vivado 2019.1
// Description: Testbench for top_fpga
// 
// Dependencies:
// 			
// 			
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
/////////////////////////////////////////////////////////////////////////////////

module top_fpga();

//global signal                           
wire  xtal_clk;
wire  rst_n;
	
//GNET
inout   MDIO;
wire    MDC;
wire    txer;
wire    txen;
wire    txclk;
wire    [7:0]   tx;
wire    greset;
wire    gtx_clk;

initial
begin
    #0  xtal_clk = 1'b1;
    #0  rst_n = 1'b0;
    #30 rst_n = 1'b1;
end

always #10  xtal_clk = ~xtal_clk;